Architect Labs presentó Redwood, un acelerador para inteligencia artificial cuyo diseño fue generado prácticamente de extremo a extremo por un sistema de IA a partir de una especificación elaborada por dos arquitectos humanos. En menos de dos semanas, el sistema produjo el modelo de rendimiento, el diseño RTL, los entornos de verificación UVM, pruebas formales, firmware, controladores y kernels necesarios para llevar la arquitectura desde una descripción de alto nivel hasta una implementación funcional en hardware.
«A partir de una especificación de alto nivel realizada por dos arquitectos humanos, el sistema generó de forma autónoma el modelo de rendimiento, el diseño RTL, los entornos UVM, las pruebas formales, el firmware y los kernels en menos de dos semanas, sin intervención humana por debajo del nivel de la especificación», indicaron lo investigadores en el paper.
La empresa asegura que no hubo intervención humana por debajo del nivel de la especificación. Los especialistas continuaron definiendo requisitos y evaluando parámetros como rendimiento, área, consumo y temporización, pero el sistema automatizado se encargó de transformar esas decisiones en una arquitectura verificable y ejecutable. Cada modificación podía regenerarse, verificarse nuevamente y desplegarse sobre hardware en menos de 48 horas.
Architect Labs presenta el resultado como un paso hacia un proceso en el que hardware, software y modelos de IA pueden diseñarse conjuntamente y evolucionar a una velocidad mucho más cercana a la de las propias cargas de trabajo. Pero existe una precisión importante detrás de una de las afirmaciones más llamativas del anuncio: Redwood todavía no es un chip fabricado que haya superado físicamente a Nvidia.
La versión que existe actualmente, llamada Redwood Nano, fue sintetizada y desplegada sobre un FPGA AMD Versal VPK180, un dispositivo reprogramable utilizado para implementar y probar arquitecturas antes de fabricar silicio dedicado. La comparación que atribuye a Redwood una eficiencia 3.4 veces mayor que Nvidia corresponde a una proyección de cómo funcionaría la arquitectura si fuera fabricada como ASIC en un proceso Samsung de 8 nanómetros.
El sistema de IA hizo mucho más que escribir código
El resultado tiene relevancia incluso antes de que Redwood llegue a una fábrica porque el diseño de un semiconductor moderno no consiste simplemente en generar unas líneas de Verilog. Después de definir una arquitectura, los ingenieros necesitan traducirla a RTL, la representación que describe cómo funcionará lógicamente el circuito, construir sistemas de prueba, verificar miles de condiciones, demostrar formalmente determinadas propiedades, escribir firmware y controladores, desarrollar kernels optimizados y comprobar que todo el conjunto puede funcionar sobre hardware real.
La verificación constituye particularmente uno de los procesos más costosos y difíciles del desarrollo de chips. Architect Labs sostiene que todo el sistema de verificación de Redwood fue generado automáticamente. Los bancos de pruebas, casos de prueba, artefactos formales y simulaciones fueron construidos por su plataforma sin participación humana directa de ingenieros de verificación. Todos los bloques alcanzaron al menos 95% de cobertura funcional y de código.
La compañía afirma además que la primera versión del RTL trasladada desde simulación hasta el FPGA no produjo errores nuevos durante su despliegue en hardware y que, hasta ahora, sus pruebas no han encontrado un defecto que hubiera escapado al entorno automatizado de verificación para aparecer después en el FPGA. Es una afirmación de la propia Architect Labs y todavía necesita validación externa, pero toca uno de los grandes cuellos de botella de la industria: no sólo diseñar rápidamente un circuito, sino demostrar que funciona correctamente.
La compañía lleva apenas unos meses operando públicamente. Fue presentada en junio con 24 millones de dólares de financiación inicial y afirma estar construyendo un sistema capaz de diseñar y verificar chips de extremo a extremo para compañías de semiconductores y organizaciones que necesitan hardware especializado. Su equipo fundador incluye ingenieros con experiencia en Intel, Meta, Synopsys, Qualcomm, Samsung, Anthropic y Google DeepMind.
La implementación física actual todavía es más lenta que Nvidia
Redwood Nano fue diseñado para inferencia de IA de bajo consumo y baja latencia en dispositivos situados fuera de grandes centros de datos, incluidos sistemas de robótica y otras aplicaciones de denominada physical AI. En su evaluación publicada, Architect Labs ejecutó Qwen3-0.6B sobre Redwood Nano desplegado en un FPGA a 250 MHz. La implementación produjo un promedio de 12.1 tokens por segundo durante la generación de 128 tokens.
La compañía realizó la misma prueba con un Nvidia Jetson Orin Nano, que produjo 28 tokens por segundo. Es decir, el hardware que existe y fue medido actualmente no supera al Jetson de Nvidia. La diferencia que permite a Architect Labs afirmar un rendimiento superior aparece cuando proyecta Redwood desde el FPGA hasta un futuro ASIC.
El equipo estima cómo se comportaría la arquitectura a una frecuencia de 1 GHz y en un proceso Samsung de 8 nm comparable al utilizado por Jetson Orin Nano. Bajo esas condiciones, su cálculo más conservador prevé aproximadamente 49 tokens por segundo, frente a los 28 medidos en Jetson.
También proyecta un consumo de 1.335 watts frente a los 2.59 watts medidos para CPU y GPU del Jetson bajo las condiciones utilizadas en la prueba. La combinación produciría, según el modelo de Architect Labs: 1.75 veces más rendimiento, 1.9 veces menos consumo y 3.4 veces más tokens por segundo por watt. La propia tabla del estudio identifica esos resultados explícitamente como proyecciones de ASIC. Por tanto, todavía falta el paso que puede confirmar o desmentir esas estimaciones: fabricar el diseño como un chip real y medir consumo, temperatura, temporización, rendimiento sostenido y comportamiento del silicio bajo condiciones de producción.
La IA también exploró arquitecturas distintas
Architect Labs no utilizó su sistema únicamente para transformar una especificación fija en RTL. La plataforma también permitió que múltiples agentes experimentaran en paralelo con diferentes soluciones arquitectónicas. En una de las pruebas descritas en el documento, el sistema exploró durante varios días distintas implementaciones de un motor SIMD buscando combinaciones de rendimiento, área y temporización mientras mantenía los requisitos de verificación.
La compañía sostiene que algunos diseños utilizaron rutas de control, estructuras de datos y máquinas de estados diferentes entre sí, en lugar de limitarse a modificar parámetros pequeños de una arquitectura existente. El argumento detrás de este método es que la IA puede explorar simultáneamente un espacio de posibilidades mucho mayor que un grupo humano trabajando durante el mismo periodo.
También generó y probó el firmware y los kernels necesarios para ejecutar Qwen. Architect Labs construyó para ello un entorno capaz de compartir acceso al FPGA entre cientos de agentes que podían ejecutar experimentos, comparar resultados y realizar nuevas iteraciones durante días sin intervención humana. Algunas de esas búsquedas encontraron optimizaciones que, según la compañía, sus propios especialistas no habían considerado previamente.
IA diseñando hardware para ejecutar más IA
El experimento termina con una demostración particularmente llamativa. Una vez que Qwen3 funcionaba sobre Redwood, Architect Labs convirtió al propio modelo ejecutado sobre el acelerador en uno de los componentes de su sistema de diseño. Mediante múltiples intentos, el modelo encontró mejoras de temporización y optimizaciones en kernels utilizados por sus propias operaciones. Esas modificaciones fueron después utilizadas para trabajar sobre futuras generaciones de Redwood.
La compañía describe ese proceso como una forma inicial de “mejora recursiva”: una IA diseña un acelerador → el acelerador ejecuta una IA → esa IA participa en el diseño de una versión posterior del acelerador. No se trata de que Qwen haya modificado autónomamente sus propios pesos, creado un modelo intelectualmente superior y comenzado un ciclo independiente de aumento de inteligencia. El experimento muestra algo más concreto: un bucle automatizado de cooptimización entre modelos, software y hardware.
Aun así, esa relación puede adquirir importancia económica. Los grandes modelos dependen cada vez más de hardware especializado, mientras que diseñar un ASIC suele requerir años. Si los sistemas de IA consiguen comprimir significativamente ese proceso, sería posible desarrollar aceleradores especializados con mayor rapidez para modelos o aplicaciones que cambian en cuestión de meses. Architect Labs sostiene precisamente que el proceso tradicional de creación de chips está desalineado con ese ritmo: cuando una arquitectura llega al mercado, las cargas de trabajo para las que fue diseñada pueden haber cambiado sustancialmente.
La fabricación será la prueba real
Redwood todavía tiene que atravesar la frontera más importante del desarrollo de semiconductores. Un FPGA permite demostrar que la lógica funciona sobre hardware físico, pero no reproduce completamente las condiciones de un ASIC fabricado. La implementación final deberá superar diseño físico, cierre de temporización, consumo real, comportamiento térmico, integración con memoria, fabricación y validación del silicio.
Eso significa que todavía no puede afirmarse que Architect Labs haya creado en dos semanas un chip físicamente superior al Jetson de Nvidia. Lo que sí ha presentado es una demostración diferente y posiblemente más importante: un sistema de IA recibió una especificación de alto nivel y automatizó buena parte del proceso que normalmente separa esa descripción de una arquitectura completa, verificada y ejecutándose sobre hardware.
La compañía afirma además que partió desde cero y sin reutilizar propiedad intelectual previa de un acelerador. Si las proyecciones de Redwood sobreviven posteriormente al paso hacia silicio fabricado, el resultado no demostraría únicamente que una IA puede ayudar a diseñar chips.Mostraría que una parte sustancial del ciclo de ingeniería —arquitectura, implementación, verificación, software y optimización— puede comprimirse desde meses o años hasta semanas. Y ésa podría terminar siendo una consecuencia mucho mayor que superar a un Jetson en una prueba de rendimiento.
